trudyniisiТруды НИИСИSRISA Proceedings2225-73493033-6422НИЦ «КУРЧАТОВСКИЙ ИНСТИТУТ» - НИИСИ10.25682/NIISI.2026.1.0007trudyniisi-138Research ArticleВЫЧИСЛИТЕЛЬНЫЕ СИСТЕМЫ И ИХ ЭЛЕМЕНТЫCOMPUTING SYSTEMS AND THEIR COMPONENTSБесшовная архитектура узла динамической фазовой перестройки тактовых трактов в высокоскоростных интерфейсах физического уровня DDRGlitch-free dynamic phase retuning unit in high-speed DDR PHY clocking circuitsДенщиковТ. Р.DenschikovT. R.denschikov@cs.niisi.ras.ruПетровК. А.PetrovK. A.petrovk@cs.niisi.ras.ruНИЦ «Курчатовский институт» - НИИСИ, МоскваRussian Federation202616052026161SRISA PROCEEDINGS4248Copyright © Денщиков Т.Р., Петров К.А., 20262026Денщиков Т.Р., Петров К.А.Denschikov T.R., Petrov K.A.Данная работа распространяется под лицензией Creative Commons Attribution 4.0.This work is licensed under a Creative Commons Attribution 4.0 License.https://www.t-niisi.ru/jour/article/view/138

В работе предложена модификация архитектуры узла фазовой подстройки тактового сигнала в составе цифрового интерфейсного блока физического уровня DDR (DDR PHY), предназначенного для формирования и подстройки тактовых сигналов в передающем и принимающем трактах. Актуальность задачи определяется ростом требований к устойчивости временных параметров высокоскоростных интерфейсов и необходимостью выполнять калибровку фазовых соотношений без остановки функционирования тракта. В исходной архитектуре изменение задержки связано с процедурой обновления управляемой линии задержки и должно сопровождаться приостановкой работы соответствующего участка тактового пути. Предлагаемая архитектурная модификация переводит узел фазовой подстройки тактового сигнала к схеме с теневым контуром перестройки, в которой новая величина задержки подготавливается в неактивной ветви, а переключение на обновлённую конфигурацию выполняется через глитч-безопасную логику управления тактированием. Такое решение позволяет исключить остановку тактового сигнала, уменьшить риск нарушения синхронизации в и обеспечить бесшовную перестройку фазы в процессе функционирования блока.

This paper discusses a modification of the Clock Phase Adjustment unit within the digital interface block of a DDR PHY, designed for generating and adjusting clock signals in the transmit and receive paths. The relevance of this task is driven by the increasing demands on the timing stability of high-speed interfaces and the necessity to calibrate phase relationships without interrupting path operation. In the original architecture, changing a delay involves a procedure for updating the controlled delay line and must be accompanied by a pause in the operation of the corresponding section of the clock path. The proposed modification transitions the Clock Phase Adjustment Block unit to a circuit with a shadow adjustment path, where the new delay value is prepared in an inactive branch, and switching to the updated configuration is performed via glitch-safe clock control logic. This solution eliminates the need to stop the operational clock signal, reduces the risk of synchronization disruption, and enables seamless phase retuning during system operation.

DDR PHYDLLцифровая линия задержкифазовая подстройкатактовый сигналдинамическая перестройкаглитч-безопасный мультиплексорDDR PHYDLLDCDLdigital delay linephase adjustmentclock signaldynamic retuningReferencesOkajima K. et al. Digital delay-locked loop and design technique for high-speed synchronous interface // IEEE Journal of Solid-State Circuits. — 1996. — Vol. 31, No. 8. — P. 1130–1138.Okajima K. et al. Digital delay-locked loop and design technique for high-speed synchronous interface // IEEE Journal of Solid-State Circuits. — 1996. — Vol. 31, No. 8. — P. 1130–1138.Matano K. et al. A 1-Gb/s/pin 512-Mb DDRII SDRAM using a digital DLL and slew-ratecontrolled output buffer // IEEE Symposium on VLSI Circuits, 2002.Matano K. et al. A 1-Gb/s/pin 512-Mb DDRII SDRAM using a digital DLL and slew-ratecontrolled output buffer // IEEE Symposium on VLSI Circuits, 2002.Lee, Y. and Park, I.-C. (2014), Single-step glitch-free NAND-based digitally controlled delay lines using dual loops. Electron. Lett., 50: 930-932. https://doi.org/10.1049/el.2014.0331Lee, Y. and Park, I.-C. (2014), Single-step glitch-free NAND-based digitally controlled delay lines using dual loops. Electron. Lett., 50: 930-932. https://doi.org/10.1049/el.2014.0331Zeidler M., Kohnert M., Rosenstiel W. A glitch-free clock multiplexer for non-continuously running clocks // 2020 23rd Euromicro Conference on Digital System Design (DSD). Kranj, Slovenia, 2020. — P. 11–16.C.Zeidler M., Kohnert M., Rosenstiel W. A glitch-free clock multiplexer for non-continuously running clocks // 2020 23rd Euromicro Conference on Digital System Design (DSD). Kranj, Slovenia, 2020. — P. 11–16.C.Kim et al., "A fast-locking harmonic-free digital DLL for DDR3 and DDR4 SDRAMs," IEICE Electronics Express, vol. 14, no. 2, pp. 1-6, 2017. doi: 10.1587/elex.14.20161020.Kim et al., "A fast-locking harmonic-free digital DLL for DDR3 and DDR4 SDRAMs," IEICE Electronics Express, vol. 14, no. 2, pp. 1-6, 2017. doi: 10.1587/elex.14.20161020.Chen C.-H. et al. A fast-locking all-digital delay-locked loop for DDR controller interface // Journal of Semiconductors. — 2011. — Vol. 32, No. 10. — P. 105010-1–105010-6.Chen C.-H. et al. A fast-locking all-digital delay-locked loop for DDR controller interface // Journal of Semiconductors. — 2011. — Vol. 32, No. 10. — P. 105010-1–105010-6.Meijer G. et al. Glitch-free discretely programmable clock generation on chip // ISCAS, 2005Meijer G. et al. Glitch-free discretely programmable clock generation on chip // ISCAS, 2005Y. Song and Z. Zhang, "A 1.2 Gb/s/pin double-data-rate SDRAM with on-chip duty-cycle corrector," IEEE Journal of Solid-State Circuits, vol. 41, no. 4, pp. 824-831, April 2006, doi: 10.1109/JSSC.2006.870765.Y. Song and Z. Zhang, "A 1.2 Gb/s/pin double-data-rate SDRAM with on-chip duty-cycle corrector," IEEE Journal of Solid-State Circuits, vol. 41, no. 4, pp. 824-831, April 2006, doi: 10.1109/JSSC.2006.870765.Qin, B.; Zhao, L.; Fang, C.; Poechmueller, P. A Design of a Dual Delay Line DLL with Wide Input Duty Cycle Range. Electronics 2023, 12, 2696. https://doi.org/10.3390/electronics12122696Qin, B.; Zhao, L.; Fang, C.; Poechmueller, P. A Design of a Dual Delay Line DLL with Wide Input Duty Cycle Range. Electronics 2023, 12, 2696. https://doi.org/10.3390/electronics12122696

The authors declare that there are no conflicts of interest present.