trudyniisiТруды НИИСИSRISA Proceedings2225-73493033-6422НИЦ «КУРЧАТОВСКИЙ ИНСТИТУТ» - НИИСИ10.25682/NIISI.2026.2.0006trudyniisi-151Research ArticleВЫЧИСЛИТЕЛЬНЫЕ СИСТЕМЫ И ИХ ЭЛЕМЕНТЫCOMPUTING SYSTEMS AND THEIR COMPONENTSПараметризация блока подключения приемопередатчиков контроллера PCI Express для оптимизации использования ресурсов ПЛИС и автоматизации верификацииParametrization of the transceiver connection block of a PCI Express controller for FPGA resource optimization and verification automationЗайцеваЕ. С.ZaytsevaE. S.zaytseva@cs.niisi.ras.ruЛыспакА. Д.LyspakA. D.alex_l@cs.niisi.ras.ruНИЦ «Курчатовский институт» — НИИСИ, МоскваRussian Federation2026220720261624853Copyright © Зайцева Е.С., Лыспак А.Д., 20262026Зайцева Е.С., Лыспак А.Д.Zaytseva E.S., Lyspak A.D.Данная работа распространяется под лицензией Creative Commons Attribution 4.0.This work is licensed under a Creative Commons Attribution 4.0 License.https://www.t-niisi.ru/jour/article/view/151

В статье рассматривается задача подключения контроллера PCI Express разработки НИИСИ РАН к высокоскоростным приемопередатчикам FPGA семейства Xilinx UltraScale+. Исходная реализация контроллера использовала фиксированную конфигурацию приемопередатчиков на 16 линий независимо от фактической ширины канала PCI Express. Такой подход приводил к избыточному использованию аппаратных ресурсов ПЛИС при реализации конфигураций с меньшим числом линий. Предложен масштабируемый интерфейсный блок, обеспечивающий автоматический выбор конфигурации приемопередатчиков в зависимости от требуемой ширины канала PCI Express. Разработанное решение поддерживает режимы Endpoint и Root Complex, скорости Gen1–Gen3 и ширины канала x1, х2, х4, х8, x16. Для проверки работоспособности разработан параметризуемый скрипт запуска тестов, позволяющий выполнять моделирование любой из поддерживаемых конфигураций одной командой без ручного изменения структуры проекта. Экспериментальная оценка выполнена на плате Xilinx Virtex UltraScale+ VCU128. Полученные результаты показывают снижение аппаратных затрат при использовании конфигураций с меньшим числом линий и подтверждают эффективность автоматизированного подхода к верификации контроллера.

This paper addresses the integration of a PCI Express controller developed at NIISI RAS with high-speed transceivers of Xilinx UltraScale+ FPGAs. The initial implementation used a fixed x16 transceiver configuration regardless of the actual PCI Express link width, leading to excessive hardware resource utilization when operating in narrower-lane modes. A scalable interface block is proposed that automatically selects the appropriate transceiver configuration based on the required PCIe link width. The developed solution supports Endpoint and Root Complex modes, Gen1–Gen3 data rates, and x1, x2, x4, x8, x16 lane widths. To verify functionality, a parameterizable testbench script has been developed, allowing simulation of any supported configuration with a single command without manual project restructuring. Experimental evaluation was performed on the Xilinx Virtex UltraScale+ VCU128 board. The obtained results demonstrate hardware savings for narrower-lane configurations and confirm the effectiveness of the proposed automated verification approach.

PCI ExpressПЛИСGTYSerDesвысокоскоростные интерфейсыпараметризацияавтоматизация верификацииPCI ExpressFPGAGTYSerDeshigh-speed interfacesparametrizationverification automationReferencesPCI-SIG. PCI Express Base Specification Revision 3.0. PCI Special Interest Group, 2010.PCI-SIG. PCI Express Base Specification Revision 3.0. PCI Special Interest Group, 2010.Shanley T., Anderson D. PCI Express System Architecture. Addison-Wesley Professional, 2009.Shanley T., Anderson D. PCI Express System Architecture. Addison-Wesley Professional, 2009.MindShare Inc. PCI Express Technology 3.0. MindShare Press, 2012.MindShare Inc. PCI Express Technology 3.0. MindShare Press, 2012.AMD. UltraScale Architecture GTY Transceivers User Guide UG578. 2024.AMD. UltraScale Architecture GTY Transceivers User Guide UG578. 2024.AMD. Vivado Design Suite User Guide: Designing with IP UG896. 2024.AMD. Vivado Design Suite User Guide: Designing with IP UG896. 2024.Li H., Liu Y., Yuan D., Hu H. A Wrapper of PCI Express with FIFO Interfaces Based on FPGA // arXiv:1306.5501, 2013.Li H., Liu Y., Yuan D., Hu H. A Wrapper of PCI Express with FIFO Interfaces Based on FPGA // arXiv:1306.5501, 2013.Bittner R. Bus Mastering PCI Express in an FPGA // Proceedings of the ACM/SIGDA International Symposium on Field Programmable Gate Arrays. 2009. P. 145–150.Bittner R. Bus Mastering PCI Express in an FPGA // Proceedings of the ACM/SIGDA International Symposium on Field Programmable Gate Arrays. 2009. P. 145–150.Cheng K., Liu W., Shen Q., Liao S. Design and Implementation of High-throughput PCIe with DMA Architecture between FPGA and PowerPC // arXiv:1809.07702, 2018.Cheng K., Liu W., Shen Q., Liao S. Design and Implementation of High-throughput PCIe with DMA Architecture between FPGA and PowerPC // arXiv:1809.07702, 2018.Степченков Ю.А., Морозов Н.В., Дьяченко Ю.Г. и др. Аппаратная верификация рекуррентного обработчика сигналов на ПЛИС // Проблемы разработки перспективных микро- и наноэлектронных систем. 2021.Степченков Ю.А., Морозов Н.В., Дьяченко Ю.Г. и др. Аппаратная верификация рекуррентного обработчика сигналов на ПЛИС // Проблемы разработки перспективных микро- и наноэлектронных систем. 2021.Гаврилов С.В., Железников Д.А., Заплетина М.А. и др. Разработка доверенных средств проектирования цифровых схем на базе гетерогенных ПЛИС // Труды ИСП РАН. 2023. Т. 35. № 6. С. 61–76.Гаврилов С.В., Железников Д.А., Заплетина М.А. и др. Разработка доверенных средств проектирования цифровых схем на базе гетерогенных ПЛИС // Труды ИСП РАН. 2023. Т. 35. № 6. С. 61–76.Mizuhiki R., Maeda J., Marumoto S. Development of the Firmware Logic Validation System Using FPGA Accelerator // Journal of Instrumentation. 2025.Mizuhiki R., Maeda J., Marumoto S. Development of the Firmware Logic Validation System Using FPGA Accelerator // Journal of Instrumentation. 2025.

The authors declare that there are no conflicts of interest present.