trudyniisiТруды НИИСИSRISA Proceedings2225-73493033-6422НИЦ «КУРЧАТОВСКИЙ ИНСТИТУТ» - НИИСИtrudyniisi-23Research ArticleПРОЕКТИРОВАНИЕ И МОДЕЛИРОВАНИЕ СБИСDESIGN AND MODELING OF VLSIИспользование метода косимуляции при разработке высокопроизводительных микропроцессоровUsing the Cosimulation Method in High-Performance Microprocessors DevelopmentВорсинА. Г.VorsinA. G.

+7(962)403-51-87

Москва

vorsin@cs.niisi.ras.ruШумаковА. В.ShumakovA. V.

+7(916)235-27-67

Москва

shumakov@cs.niisi.ras.ruПетровК. А.PetrovK. A.

+7(926)145-88-93

Москва

petrovk@cs.niisi.ras.ruЗубковскийП. С.ZubkovskiyP. S.

+7(495)719-78-49

Москва

zubkovsky@cs.niisi.ras.ruФГУ ФНЦ НИИСИ РАНРоссия2022151020251246872Copyright © Ворсин А.Г., Шумаков А.В., Петров К.А., Зубковский П.С., 20252025Ворсин А.Г., Шумаков А.В., Петров К.А., Зубковский П.С.Vorsin A.G., Shumakov A.V., Petrov K.A., Zubkovskiy P.S.This work is licensed under a Creative Commons Attribution 4.0 License.https://www.t-niisi.ru/jour/article/view/23

Моделирование, проводимое на низком уровне абстракции при разработке высокопроизводительных микропроцессоров, создает большую нагрузку на вычислительные машины и занимает много времени. Рассмотрен метод косимуляции, позволяющий использовать часть моделируемого микропроцессора в виде абстракции более высокого уровня, тем самым сокращая нагрузку на вычислительные машины и время моделирования.

In the development of high-performance microprocessors, low abstraction level modeling creates a large load on computing machines and takes a lot of time. A simulation method that allows to reduce load on computers and simulation time using a part of the simulated microprocessor in the form of a higher-level abstraction is considered in this article.

система на кристалле (СнК)высокопроизводительный микропроцессорRTL-моделированиепрограммная эмуляциякосимуляцияSystem on Chip (SoC)high-performance microprocessorRTL-modelingprogram emulationcosimulationReferencesRobert G. Sargen, Verification and validation of simulation model, IEEE 2011.Robert G. Sargen, Verification and validation of simulation model, IEEE 2011.Harry D. Foster, 2018 FPGA Functional Verification Trends, IEEE 2018.Harry D. Foster, 2018 FPGA Functional Verification Trends, IEEE 2018.Ney Calazans, Edson Moreno, Fabiano Hessel, Vitor Rosa, Fernando Moraes, Everton Carara, From VHDL Register Transfer Level to SystemC Transaction Level Modeling: a Comparative Case Study, IEEE 2003.Ney Calazans, Edson Moreno, Fabiano Hessel, Vitor Rosa, Fernando Moraes, Everton Carara, From VHDL Register Transfer Level to SystemC Transaction Level Modeling: a Comparative Case Study, IEEE 2003.Maddu Karunaratne, A. Sagahayroon, RTL fault modeling, IEEE 2005.Maddu Karunaratne, A. Sagahayroon, RTL fault modeling, IEEE 2005.Claudio Gomes, Casper Thule, David Broman, Peter Gorm Larsen, Co-Simulation: A Survey, 2018 ACM Computing Surveys.Claudio Gomes, Casper Thule, David Broman, Peter Gorm Larsen, Co-Simulation: A Survey, 2018 ACM Computing Surveys.Fabrice Bellard, QEMU, a Fast and Portable Dynamic Translator, DBPL 2005.Fabrice Bellard, QEMU, a Fast and Portable Dynamic Translator, DBPL 2005.IEEE Standard for SystemVerilog — Unified Hardware Design, Specification, and Verification Language, 901-915, IEEE 2013.IEEE Standard for SystemVerilog — Unified Hardware Design, Specification, and Verification Language, 901-915, IEEE 2013.

The authors declare that there are no conflicts of interest present.