trudyniisiТруды НИИСИSRISA Proceedings2225-73493033-6422НИЦ «КУРЧАТОВСКИЙ ИНСТИТУТ» - НИИСИtrudyniisi-61Research ArticleПРОЕКТИРОВАНИЕ И МОДЕЛИРОВАНИЕ СБИСDESIGN AND MODELING OF VLSIОценка сбоеустойчивости топологии СФ блока на разных этапах оптимизации комбинационной логики логического синтезаFault Tolerance Evaluation of IP-Block Topology at Different Stages of Combinational Logic SynthesisЭминЕ. К.EminE. K.

Москва

emin@cs.niisi.ras.ruПетровК. А.PetrovK. A.

Москва

petrovk@cs.niisi.ras.ruАзаровВ. В.AzarovV. V.

Москва

azarov_v@cs.niisi.ras.ruСкоробогатовА. П.SkorobogatovA. P.

Москва

skorobog_a@cs.niisi.ras.ruАнтоновА. А.AntonovA. A.

Москва

antonov@niisi.msk.ruФГУ ФНЦ НИИСИ РАНРоссия2023211020251347579Copyright © Эмин Е.К., Петров К.А., Азаров В.В., Скоробогатов А.П., Антонов А.А., 20252025Эмин Е.К., Петров К.А., Азаров В.В., Скоробогатов А.П., Антонов А.А.Emin E.K., Petrov K.A., Azarov V.V., Skorobogatov A.P., Antonov A.A.This work is licensed under a Creative Commons Attribution 4.0 License.https://www.t-niisi.ru/jour/article/view/61

Проведен анализ сбоеустойчивости полученных схем СФ-блока с их реальной топологической оценкой. Предложена оценка выходных характеристик полученной схемы при помощи сигмоидальной функции. Данная функция может использоваться для сравнения различных схем, а также для поиска оптимальной схемы заданной логической функции в эвристических алгоритмах, и алгоритмах машинного обучения.

The analysis of the fault stability of the obtained schemes with a real topological assessment is represented. Fault toleranсе evaluation of the resulting circuit using a sigmoidal function is proposed. This function can be used to compare different circuits, and also used to find the optimal circuits of a given logical function in heuristic and machine learning algorithms.

сложно-функциональный блоклогический синтезоптимизациясбоеустойчивостьодиночные сбоипроектирование СБИСIP-blocklogical synthesisoptimizationfault tolerancesingle eventsVLSI designПубликация выполнена в рамках государственного задания ФГУ ФНЦ НИИСИ РАН по теме FNEF-2022-0008.ReferencesR. E. Bryant et al., Limitations and challenges of computer-aided design technology for CMOS VLSI // Proceedings of the IEEE, vol. 89, no. 3, pp. 341-365, March 2001.R. E. Bryant et al., Limitations and challenges of computer-aided design technology for CMOS VLSI // Proceedings of the IEEE, vol. 89, no. 3, pp. 341-365, March 2001.Mahatme N.N., Jagannathan S., Loveless T.D., Massengill L.W., Bhuva B.L., Wen S-J. et al., Comparison of combinational and sequential error rates for a deep submicron process // IEEE Trans Nucl. Sci. (IEEE T NUCL SCI). 2011. Vol. 58, No.6. P. 2719-2725.Mahatme N.N., Jagannathan S., Loveless T.D., Massengill L.W., Bhuva B.L., Wen S-J. et al., Comparison of combinational and sequential error rates for a deep submicron process // IEEE Trans Nucl. Sci. (IEEE T NUCL SCI). 2011. Vol. 58, No.6. P. 2719-2725.V. Petrovic and M. Krstic, Design Flow for Radhard TMR Flip-Flops // 2015 IEEE 18th International Symposium on Design and Diagnostics of Electronic Circuits & Systems, Belgrade, Serbia, 2015, pp. 203-208.V. Petrovic and M. Krstic, Design Flow for Radhard TMR Flip-Flops // 2015 IEEE 18th International Symposium on Design and Diagnostics of Electronic Circuits & Systems, Belgrade, Serbia, 2015, pp. 203-208.P. E. Dodd, M. R. Shaneyfelt, J. R. Schwank, and J. A. Felix, Current and future challenges in radiation effects on cmos electronics // IEEE Transactions on Nuclear Science, vol. 57, no. 4, pp. 1747–1763, Aug. 2010.P. E. Dodd, M. R. Shaneyfelt, J. R. Schwank, and J. A. Felix, Current and future challenges in radiation effects on cmos electronics // IEEE Transactions on Nuclear Science, vol. 57, no. 4, pp. 1747–1763, Aug. 2010.Власов А.О., Клишин А.В., Желудков Н.В., Эмин Е.К., Горбунов М.С. Сравнительная характеристика методов повышения сбоеустойчивости топологии блоков целочисленного умножения/деления в проектных нормах 65нм // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). 2020. Выпуск 3. С. 188-193.Власов А.О., Клишин А.В., Желудков Н.В., Эмин Е.К., Горбунов М.С. Сравнительная характеристика методов повышения сбоеустойчивости топологии блоков целочисленного умножения/деления в проектных нормах 65нм // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). 2020. Выпуск 3. С. 188-193.Mukherjee, S. (2008). Architecture Design for Soft Errors.Mukherjee, S. (2008). Architecture Design for Soft Errors.R. E. Bryant, Graph-Based Algorithms for Boolean Function Manipulation // IEEE Transactions on Computers, Vol. C-35, No. 8 (August, 1986), pp. 677–691. Reprinted in M. Yoeli, Formal Verification of Hardware Design, IEEE Computer Society Press, 1990, pp. 253–267.R. E. Bryant, Graph-Based Algorithms for Boolean Function Manipulation // IEEE Transactions on Computers, Vol. C-35, No. 8 (August, 1986), pp. 677–691. Reprinted in M. Yoeli, Formal Verification of Hardware Design, IEEE Computer Society Press, 1990, pp. 253–267.S. Rai et al., Logic Synthesis Meets Machine Learning: Trading Exactness for Generalization // 2021 Design, Automation & Test in Europe Conference & Exhibition (DATE), Grenoble, France, 2021, pp. 1026-1031.S. Rai et al., Logic Synthesis Meets Machine Learning: Trading Exactness for Generalization // 2021 Design, Automation & Test in Europe Conference & Exhibition (DATE), Grenoble, France, 2021, pp. 1026-1031.Стемпковский А.Л., Соловьев Р.А., Тельпухов Д.В. Повышение сбоеустойчивости логических схем на основе частичного ресинтеза схемы // Информационные технологии. 2016. Т. 22. №7. С. 515-522.Стемпковский А.Л., Соловьев Р.А., Тельпухов Д.В. Повышение сбоеустойчивости логических схем на основе частичного ресинтеза схемы // Информационные технологии. 2016. Т. 22. №7. С. 515-522.P. Chernyakov et al., "Comparative Analysis of Layout-Aware Fault Injection on TMR-based DMA Controllers," // 2019 IEEE 31st International Conference on Microelectronics (MIEL), Nis, Serbia, 2019, pp. 289-292.P. Chernyakov et al., "Comparative Analysis of Layout-Aware Fault Injection on TMR-based DMA Controllers," // 2019 IEEE 31st International Conference on Microelectronics (MIEL), Nis, Serbia, 2019, pp. 289-292.

The authors declare that there are no conflicts of interest present.