Бесшовная архитектура узла динамической фазовой перестройки тактовых трактов в высокоскоростных интерфейсах физического уровня DDR
https://doi.org/10.25682/NIISI.2026.1.0007
Аннотация
В работе предложена модификация архитектуры узла фазовой подстройки тактового сигнала в составе цифрового интерфейсного блока физического уровня DDR (DDR PHY), предназначенного для формирования и подстройки тактовых сигналов в передающем и принимающем трактах. Актуальность задачи определяется ростом требований к устойчивости временных параметров высокоскоростных интерфейсов и необходимостью выполнять калибровку фазовых соотношений без остановки функционирования тракта. В исходной архитектуре изменение задержки связано с процедурой обновления управляемой линии задержки и должно сопровождаться приостановкой работы соответствующего участка тактового пути. Предлагаемая архитектурная модификация переводит узел фазовой подстройки тактового сигнала к схеме с теневым контуром перестройки, в которой новая величина задержки подготавливается в неактивной ветви, а переключение на обновлённую конфигурацию выполняется через глитч-безопасную логику управления тактированием. Такое решение позволяет исключить остановку тактового сигнала, уменьшить риск нарушения синхронизации в и обеспечить бесшовную перестройку фазы в процессе функционирования блока.
Об авторах
Т. Р. Денщиков
НИЦ «Курчатовский институт» - НИИСИ, Москва
Россия
Россия
К. А. Петров
НИЦ «Курчатовский институт» - НИИСИ, Москва
Россия
Россия
Список литературы
1. Okajima K. et al. Digital delay-locked loop and design technique for high-speed synchronous interface // IEEE Journal of Solid-State Circuits. — 1996. — Vol. 31, No. 8. — P. 1130–1138.
2. Matano K. et al. A 1-Gb/s/pin 512-Mb DDRII SDRAM using a digital DLL and slew-ratecontrolled output buffer // IEEE Symposium on VLSI Circuits, 2002.
3. Lee, Y. and Park, I.-C. (2014), Single-step glitch-free NAND-based digitally controlled delay lines using dual loops. Electron. Lett., 50: 930-932. https://doi.org/10.1049/el.2014.0331
4. Zeidler M., Kohnert M., Rosenstiel W. A glitch-free clock multiplexer for non-continuously running clocks // 2020 23rd Euromicro Conference on Digital System Design (DSD). Kranj, Slovenia, 2020. — P. 11–16.C.
5. Kim et al., "A fast-locking harmonic-free digital DLL for DDR3 and DDR4 SDRAMs," IEICE Electronics Express, vol. 14, no. 2, pp. 1-6, 2017. doi: 10.1587/elex.14.20161020.
6. Chen C.-H. et al. A fast-locking all-digital delay-locked loop for DDR controller interface // Journal of Semiconductors. — 2011. — Vol. 32, No. 10. — P. 105010-1–105010-6.
7. Meijer G. et al. Glitch-free discretely programmable clock generation on chip // ISCAS, 2005
8. Y. Song and Z. Zhang, "A 1.2 Gb/s/pin double-data-rate SDRAM with on-chip duty-cycle corrector," IEEE Journal of Solid-State Circuits, vol. 41, no. 4, pp. 824-831, April 2006, doi: 10.1109/JSSC.2006.870765.
9. Qin, B.; Zhao, L.; Fang, C.; Poechmueller, P. A Design of a Dual Delay Line DLL with Wide Input Duty Cycle Range. Electronics 2023, 12, 2696. https://doi.org/10.3390/electronics12122696
Рецензия
Для цитирования:
Денщиков Т.Р., Петров К.А. Бесшовная архитектура узла динамической фазовой перестройки тактовых трактов в высокоскоростных интерфейсах физического уровня DDR. Труды НИИСИ. 2026;16(1):42-48. https://doi.org/10.25682/NIISI.2026.1.0007
For citation:
Denschikov T.R., Petrov K.A. Glitch-free dynamic phase retuning unit in high-speed DDR PHY clocking circuits. SRISA Proceedings. 2026;16(1):42-48. (In Russ.) https://doi.org/10.25682/NIISI.2026.1.0007
Просмотров:
24
JATS XML
Послать статью по эл. почте 