Параметризация блока подключения приемопередатчиков контроллера PCI Express для оптимизации использования ресурсов ПЛИС и автоматизации верификации

В статье рассматривается задача подключения контроллера PCI Express разработки НИИСИ РАН к высокоскоростным приемопередатчикам FPGA семейства Xilinx UltraScale+. Исходная реализация контроллера использовала фиксированную конфигурацию приемопередатчиков на 16 линий независимо от фактической ширины канала PCI Express. Такой подход приводил к избыточному использованию аппаратных ресурсов ПЛИС при реализации конфигураций с меньшим числом линий. Предложен масштабируемый интерфейсный блок, обеспечивающий автоматический выбор конфигурации приемопередатчиков в зависимости от требуемой ширины канала PCI Express. Разработанное решение поддерживает режимы Endpoint и Root Complex, скорости Gen1–Gen3 и ширины канала x1, х2, х4, х8, x16. Для проверки работоспособности разработан параметризуемый скрипт запуска тестов, позволяющий выполнять моделирование любой из поддерживаемых конфигураций одной командой без ручного изменения структуры проекта. Экспериментальная оценка выполнена на плате Xilinx Virtex UltraScale+ VCU128. Полученные результаты показывают снижение аппаратных затрат при использовании конфигураций с меньшим числом линий и подтверждают эффективность автоматизированного подхода к верификации контроллера.

1. PCI-SIG. PCI Express Base Specification Revision 3.0. PCI Special Interest Group, 2010.

2. Shanley T., Anderson D. PCI Express System Architecture. Addison-Wesley Professional, 2009.

3. MindShare Inc. PCI Express Technology 3.0. MindShare Press, 2012.

4. AMD. UltraScale Architecture GTY Transceivers User Guide UG578. 2024.

5. AMD. Vivado Design Suite User Guide: Designing with IP UG896. 2024.

6. Li H., Liu Y., Yuan D., Hu H. A Wrapper of PCI Express with FIFO Interfaces Based on FPGA // arXiv:1306.5501, 2013.

7. Bittner R. Bus Mastering PCI Express in an FPGA // Proceedings of the ACM/SIGDA International Symposium on Field Programmable Gate Arrays. 2009. P. 145–150.

8. Cheng K., Liu W., Shen Q., Liao S. Design and Implementation of High-throughput PCIe with DMA Architecture between FPGA and PowerPC // arXiv:1809.07702, 2018.

9. Степченков Ю.А., Морозов Н.В., Дьяченко Ю.Г. и др. Аппаратная верификация рекуррентного обработчика сигналов на ПЛИС // Проблемы разработки перспективных микро- и наноэлектронных систем. 2021.

10. Гаврилов С.В., Железников Д.А., Заплетина М.А. и др. Разработка доверенных средств проектирования цифровых схем на базе гетерогенных ПЛИС // Труды ИСП РАН. 2023. Т. 35. № 6. С. 61–76.

11. Mizuhiki R., Maeda J., Marumoto S. Development of the Firmware Logic Validation System Using FPGA Accelerator // Journal of Instrumentation. 2025.